IBM宣布在芯片研发领域取得里程碑式突破，推出全球首款亚1纳米（nm）芯片技术，采用革命性三维"纳米堆叠"（nanostack）架构，将晶体管节点推进至0.7纳米即7埃量级。这一成就标志着半导体行业正式突破纳米尺度极限，迈入原子级缩放新纪元。
新芯片可在指甲盖大小的面积上集成近1000亿个晶体管，密度约为IBM 2021年发布的2纳米芯片的两倍。据IBM公布的技术结果预测，相较2nm节点芯片，新芯片最高可实现50%的性能提升，或高达70%的能效改善，目标应用覆盖生成式AI、云基础设施及下一代电子设备。
IBM研究院院长、IBM Fellow Jay Gambetta表示，此次突破将技术推进至原子尺度，"我们不只是在缩小晶体管，而是从根本上重新定义芯片的构建方式，以实现更强的算力与能效，为下一个计算时代奠定基础。"IBM预计，纳米堆叠技术最早可在5年内进入量产阶段，并支撑至少十年的持续缩放路线图。
相关研究成果于6月25日正式发布，部分内容同步呈现于VLSI 2026大会。对于面临传统制程物理瓶颈的半导体行业而言，此举提供了延续性能跃升的新路径，对生成式AI算力、云计算基础设施及下一代电子设备的性能与能效提升具有直接意义。美股盘前，IBM涨超6%。
nanostack是IBM研究人员开发的全新晶体管架构，也是业界已知的首个三维纳米片堆叠设计，代表了对当前业界前沿纳米片（nanosheet）技术的重大跨越——而nanosheet技术本身亦由IBM发明。
该架构利用三维顺序集成，将晶体管垂直堆叠并交错排列，使单位面积内可容纳更多晶体管。与此同时，nanostack允许在各堆叠层采用不同材料组合，使每个晶体管的性能与功耗可独立优化，突破了传统平面架构的设计限制。
IBM已通过超薄介电键合在CMOS集成中完成实验验证，并展示了双通道工程能力及具备预期开关性能的CMOS反相器功能运作，证实该技术可实际制造并支持真实计算。在VLSI 2026大会发布的新研究中，IBM研究人员还展示了nanostack架构可实现SRAM 40%的面积缩放，在提升能效的同时满足先进AI工作负载的高带宽数据需求。
据IBM公布的技术结果，0.7nm芯片预计相较2nm节点可提供最高50%的性能提升，或高达70%的能效改善，可根据不同应用目标灵活取舍。这一性能跃幅将为生成式AI、云基础设施及下一代电子设备提供显著更强的算力支撑。
IBM将逻辑技术首次延伸至1nm节点以下定义为进入"埃米级缩放"时代，即芯片尺寸接近单个原子的量级。尽管晶体管节点如今已更多指代一代制造工艺而非精确物理尺寸，IBM的0.7nm技术仍通过nanostack架构证明，持续缩放在物理层面仍具可行性。
IBM的半导体研发依托位于纽约州奥尔巴尼市的领先半导体研究设施推进，该设施即将引入由ASML研发的高数值孔径极紫外（High NA EUV）光刻设备，这是未来逻辑缩放的核心工具。IBM已与Lam Research Corp.、Tokyo Electron（TEL）及SCREEN Semiconductor Solutions, Ltd.展开合作，共同推进High NA EUV工艺与设备开发，相关工作已产出可运行器件。
IBM预计，纳米堆叠技术最早可在未来5年内进入量产阶段，为芯片制造商提供可实际部署的亚1纳米制程选项，并为行业提供至少十年的持续缩放路径。
在芯片制程突破之外，IBM还宣布计划成立Anderon——定位为全球首家纯量子晶圆代工厂。Anderon将作为IBM的独立子公司运营，整合IBM在量子计算与半导体制造领域的核心专业技术，旨在助力美国确立全球量子晶圆制造的主导地位。
此举与IBM在先进逻辑制程上的持续投入形成互补，体现了公司在传统高性能芯片与量子计算两条技术路线上同步推进的战略布局。
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